制程与良率究竟谁才是芯片厂商的底牌?

分享到:

5月初, IBM公司宣布在2nm工艺制程方面取得重大技术突破,引发了人们的热议,同时也提醒了行业中5nm处理器大规模市场化,芯片巨头们也开始了下一轮制程竞赛:三星公司披露,即将推出的3nm工艺将基于下一代晶体管类型全栅极(GAA) FET,台积电也计划在2024年前后将3nm工艺延伸至2nm类型的纳米片 FET。

长期以来,芯片巨头们都把先进制程当作竞争的目标,一方面是把摩尔定律当作圭臬,力求在性能、体积(PPA)上达到平衡,另一方面,由于节点命名规则的混乱,先进制程也逐渐演变成厂商的市场战略。但是,长期以来,更先进的制造工艺代表了技术的领先地位,以及更高的性能和更低的重量,因此特别受到外界的关注。

事实上,先进制程对芯片巨头而言固然重要,但并非唯一重要的评判标准,正如IBM 2nm距离真正量产还需大约两年时间,与先进制程的研发同等重要的,还有芯片良率。1%的良率意味1.5亿美元净利润,芯片顺利量产的必经之路

一般而言,新节点诞生的完整过程,需要经过前期研发和后期工厂验证,在风险试产的过程中逐渐提升良率,达到一定标准后才能正式量产,进入市场。通常而言良率要达到85%以上才能顺利量产,低良率不仅意味着亏损,也代表劣质低效,即便是最终被应用了,也可能出现异常,会给使用者带来不好的体验,所以良率是一个非常严肃的问题。不过,85%的良率并不是一个标准的参考线。工厂一般有大致达标的良率供参考,对于一定达到什么数值才能算真正进入量产,每个公司认定标准不同,除了良率,还要看良率的一致性。

不同的公司、不同的产品与设计不尽相同,没有放之四海而皆准的统一标准。一般而言,手机等消费级产品量大,良率更高,汽车、航空等芯片产品其类制造流程中会做一些特定的改进,复杂的制造流程加上更加严格的指标和要求,导致其最终良率会比消费类低,售价也相应高一些。需要注意的是,虽然较低的芯片良率有可能会影响到最终的成品情况,但芯片良率与产品合格率有所区别。芯片制造过程中会引入各种各样的不确定因素,流程缺陷、环境中的颗粒物、工艺的波动,最终生产出来的产品会有一些不确定性,最终的产品不满足这些指标就没办法正常交付,正常产品的占比就是良率。

产品合格率,是一个质量概念,即卖出去的良品失效的比例,这是对封装工厂的重要考核指标,主要取决于工厂的技术和管理水平。也就是说,如果按芯片制造流程来分,芯片设计和制造决定良率,封装测试决定产品最终的合格率。芯片总良率是wafer良率、Die良率和封测良率的总乘积,影响芯片良率的因素复杂多样,一般而言设计越复杂、工艺步骤越多、制程偏移率越大,芯片良率越低,此外,环境污染也会对良率造成一定的影响。

对于芯片企业来说,芯片良率直接反应了所投放的芯片里可出售比例,因此也直接影响芯片制造成本。从评估整个成本的角度来讲,良率是一个非常重要的指标,直接来说,良率直接影响到最终的实际成本,良率越高,最终实际分摊到每一颗正常芯片上的成本就越低。

芯片厂商

良率对芯片成本的影响

比研发先进制程更实际有效,摩尔定律的另一种延续

之所以说提升芯片良率与制程开发同等重要,除了提升良率是芯片从实验室阶段到量产的必经之路以及芯片良率与整体成本密切相关之外,从经济角度上讲,提升芯片良率可以视为摩尔定律的另一种延续。

摩尔定律最早由英特尔创始人之一戈登摩尔在1965年提出,集成电路上可容纳的晶体管的数目每隔两年便会增加一倍。之后在众多专业人士的集思广益下得以延伸,两年缩短为18个月,晶体管数目的增加一倍也意味着微处理器性能提升一倍或价格下降一半。虽然一直以来被业界奉为圭臬,但追根到底,摩尔定律并非自然科学定律,而是摩尔的经验之谈,是集成电路领域的经济定律。

摩尔定律具有高度抽象性,包含一些经济成本方面的考虑,整个业界不同的阶段也都会去做一些成本的核算和控制,每个细分环节和领域都会有类似的评估以及一些指导性工作。正在推动摩尔定律向前发展的,实际上是用更低的成本做出更好的产品。摩尔定律发展至今,无论是技术上还是资本上都已经举步维艰,IBS的数据显示,开发3nm芯片设计成本高达5.9亿美元,5nm器件的成本达4.16亿美元。因此衍生出超越摩尔定律(More than Moore),不再只局限于晶体管微缩,更优化的电路设计、系统算法以及异构集成都被纳入其中。按照这一逻辑,在非最先进制程上进一步提升芯片良率也可以被视为摩尔定律的延伸。

芯片厂商

传统上业界习惯用PPA的方式去评估芯片设计上做出的一些决定,但大概在近20年左右的时间里,大家开始发现PPA无法非常全面地衡量芯片设计上一些决定以及最终对产品的影响,随之加入了一些其他标准,包括成本(C)、产品导入市场的时间(T),以及产品的可靠性(R),这些标准与良率直接相关。

值得注意的是,将其视为摩尔定律延伸的前提是:芯片良率多少并不直接决定晶圆厂是否进入到下一代工艺的研发。新工艺的开发不是建立在前一工艺良率稳定的基础上,研发团队一直在挑战制程极限。这也就是为什么芯片大厂在公布技术路线图时,往往出现同时研发多个工艺节点的情况。

如果进一步比较提升芯片良率与研发下一代制程哪一种路径性价比更高,前者更加实际有效,除了手机电脑芯片,大部分智能应用场景所需的芯片可能连28nm的工艺都用不到,从性价比看根本不需要5nm以下的芯片,也就不需要花费动辄上亿美金开发先进制程,还有可能花了很多钱之后,做出来的概率依然很低,这是一个听起来让人绝望的怪路径,所以提高芯片良率更为实际有效,目前大部分学者也赞同这一方向,认为其符合内循环的政策引导。

既然研发先进制程从经济上讲怪路径,为何芯片巨头们还在咬牙坚持, “站在产业链发展和国家利益来说,先进制程研发的步伐一刻不能停,半导体是赢家通吃的局面,落后只有死路一条。这事关市场和地位争夺、国家安全和民生安全,虽然是充满挑战的怪路径,但催人振奋。

一场芯片厂商终身的自我较量

如果将先进制程的研发视为芯片巨头们之间的竞争,那么提高芯片良率则可以视为芯片厂商的自我竞赛,一方面是因为良率作为芯片厂商的最高机密数据十分敏感,不会像公布工艺节点那样公布自家真实良率情况,另一方面是影响良率的因素众多,很难有一个准确的数值与竞争对手进行比较,而芯片厂商始终致力于能够在短时间内就向客户交付安全正常的芯片,提升良率需要争分夺秒。

对芯片设计公司而言,如何更加高效地提升产品良率,如何把经验传承到下一代产品设计中去是需要思考的问题,对于芯片制造公司而言,如何更快地完成工艺研发使得能够更早地引入客户,以及如何帮助客户更快地提升良率是需要思考的问题。

随着半导体行业逐渐发生变化,尤其是从IDM向Fabless、Foundry等经营模式延伸,业界提升芯片良率所面临的难题及措施都在相应地发生改变。

芯片的良率取决于两个因素,一是产品对工艺的需求和工艺能够满足两者之间的匹配度,而是产品工程师和产线工艺工程师的沟通是否到位。也就是说,作为芯片公司的自我较量,芯片良率需要芯片设计公司和芯片制造公司的紧密配合和有效沟通才能得以最终保障。这一沟通与配合在IDM时代实现更容易,在Fabless、Foundry盛行的今天却面临一些难题。

很重要的一个问题是随着整个工艺集成越来越复杂之后,最终产品良率会受到设计和工艺的交互影响,如果单纯从制造端的角度或方式来分析良率,很难完全分析整个良率当前所遇到的问题根源。尤其是在工艺研发阶段,芯片公司无法穷尽所有版图图形组合做完整的评估,而在设计公司提交的设计中,某些特定的图形组合将触发特定的问题,这需要用借用第三方大数据平台分析。也正因如此,在半导体产业近10年至20年的发展过程中,逐渐诞生了类似普迪飞、众壹云等帮助芯片设计公司和芯片制造公司更加高效合作以提升芯片良率的公司,作为产业链中一个新环节出现,为半导体公司提供大数据分析平台,或提供面向缺陷和良率管理的套件组合。

在帮助芯片厂商提高良率的过程中,这一“新环节”的企业前期主要侧重于整体良率的评估,将良率水平的差距分解到具体的工艺或设计上,同设计厂家或制造商共同合作,在短期内提高良率,当达到理想的水平后,再将注意力更多地集中于维持量产监控和预防上。作为芯片厂商的一场自我较量,提升良率虽然很难用一个具体的数字来衡量其重要性,但它贯穿产业链的上下游,贯穿一个芯片的生命周期,业界普遍认为芯片制造的终极挑战,就是芯片厂商自始至终必须面对的问题。晶片良率问题,与工艺、设备、材料直接相关,之后是管理、业务模式、人才、开放式创新等问题。

 

继续阅读
制程与良率究竟谁才是芯片厂商的底牌?

5月初, IBM公司宣布在2nm工艺制程方面取得重大技术突破,引发了人们的热议,同时也提醒了行业中5nm处理器大规模市场化,芯片巨头们也开始了下一轮制程竞赛:三星公司披露,即将推出的3nm工艺将基于下一代晶体管类型全栅极(GAA) FET,台积电也计划在2024年前后将3nm工艺延伸至2nm类型的纳米片 FET。