负载电容对信号上升沿的影响

标签:电容信号
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任何芯片IO都有输入电容,通常为2pf左右,加上寄生电容,大约3ps。这个电容相当于负载电容,高速信号在这个电容上建立电压,相当于给电容充电,电容的充电公式是:
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V0是电容初始电压,Vu充满后的电压值,假设V0=0V。那么上面公式简化为:
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当t = RC时,Vt = 0.63Vu;
当t = 2RC时,Vt = 0.86Vu;
当t = 3RC时,Vt = 0.95Vu;
当t = 4RC时,Vt = 0.98Vu;
当t = 5RC时,Vt = 0.99Vu;
我们平时用的时间常数τe指电容两端电压从0V上升到1-1/e=1-37%=63%所需的时间(e=2.71828);
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利用上述公式,计算出上升时间10%~90%所需要的时间是:
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如果传输线阻抗50Ω,Cin=3pf,则τ10-90=0.33ns。如果信号的上升时间小于0.33ns,电容的充放电效应将会影响信号的上升时间。如果信号的上升时间大于0.33ns,这个电容将使信号上升时间增加越0.33ns
负载电容对信号上升沿的直接影响就是延长了上升时间,如下图:
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线路中途容性负载对信号的影响
 
测试焊盘,过孔,封装引线或者连接到互连线中途的短桩线,都有寄生电容,相当于容性负载。这些容性负载通常是pf级别。
假设这些容性负载导致阻抗突变为25Ω,这导致信号传输到这里,有负的信号被反射,然后入射信号降低。当信号到达负载端后返回,在这个点,又有负的信号返回到负载端。从波形上看就是信号幅度下降,下冲,振铃,上升时间增加。
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下面计算一下线路中途负载电容的阻抗:
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假设上升沿是线性的dV/dt=V/Tr;
 
如果C很小,则Zcap很大,如果远远大于50Ω,那么与传输线的阻抗并联,几乎不影响整个传输线阻抗。如果Zcap的值与传输线相当,它与传输线50Ω并联,形成比50Ω小的阻抗,就会引起信号完整性问题。
经验法则是Zcap>5x50Ω,就不会引起信号完整性问题。带入上述公式:
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也即是:
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假设上升时间是1nf,则允许的电容量为4pf;如果上升时间是0.25ns,则允许的电容量是1pf。
 
容性突变对信号上升时间的影响有一个经验公式:
 
50Ω传输线,对于2pf容性突变,传输信号的10-90%上升时间增加约50x2pf=100ps。50%门限的延迟累加约为0.5x50x2pf=50ps。
 
50%门限的延迟成为延迟累加,用这个衡量电容突变对延迟的影响比较准确。上面的经验公式比较准确,下面是仿真结果,基本能吻合:
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要想降低电容突变对信号上升沿的影响,如果电容降低不了,就只能降低传输线阻抗了。
 
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