在科技蓬勃发展的当下，通信、仪器仪表等众多领域对系统性能的追求愈发强烈。更高的系统带宽和分辨率成为了推动技术进步的关键指标，这使得多个数据转换器以阵列形式连接的应用需求日益增长。而在此过程中，数据转换器选型指南也成为设计人员的重要参考依据。如何为大量数据转换器提供低噪声、高精度的时钟和同步方案，尤其是在使用通用 JESD 204B 串行数据转换器接口时，成为了设计人员面临的严峻挑战。尽管市场上已出现具备抖动衰减、内部 VCO 等功能的时钟发生器件，但在实际应用中，数据转换器阵列对时钟数量的需求常常超出单个 IC 元件的供给能力，迫使设计人员搭建复杂的时钟树来满足需求。本文将深入剖析如何构建灵活且可重新编程的时钟扩展网络，并探讨其在多个领域的应用，同时也会涉及数据转换器选型的相关要点。
无线通信技术的不断演进，从 3G 到 4G、LTE，再到如今备受瞩目的 5G，成为了高速数据转换和同步发展的重要驱动力。在蜂窝基站领域，用户数量的急剧增加、对多媒体内容质量要求的提升，以及机器对机器通信的广泛应用，使得数据带宽需求不断攀升。为了应对这一情况，设计人员积极探索创新的 RF 收发器架构，像有源天线设计、大规模 MIMO 和高级波束成形等技术应运而生。这些技术的应用增加了系统的输入输出通道数量，进而需要大量的 ADC 和 DAC 元件。在这样的复杂系统中，采样时钟的生成和同步变得极为关键，所需的时钟信号数量也从最初的几个激增至数百个。
在拥有大型数据转换器阵列的复杂系统中，诸多因素相互关联，共同影响着系统的性能。从时钟性能方面来看，采样时钟的相位噪声对系统的 SNR（信噪比）有着决定性作用。相位噪声不佳会引发抖动，增加 EVM（误差矢量幅度），从而降低系统性能，严重时会显著降低 SNR。通常，我们以抖动来衡量时钟信号质量，它是相位噪声在 10kHz 至 10MHz 带宽上积分的结果。此外，宽带噪声同样不可忽视，高本底噪声会对系统的 SNR 产生负面影响。采样时钟中的杂散信号成分还会降低 SFDR（无杂散动态范围）。除了频域特性，在时域方面，占空比、上升 / 下降时间等参数也对采样时钟质量有着重要意义。在大型数据转换器阵列中，时钟同步至关重要，通道间的偏斜可能会导致系统性能下降，因为系统的稳定运行依赖于数据阵列的精确同步。同时，功耗也是设计过程中必须重点考虑的因素，过高的功耗不仅会降低系统效率，增加散热成本，还可能导致设备故障率上升。从商业成本角度出发，元件数量和电路板空间的控制也不容忽视。
为了解决单个时钟 IC 输出不足的问题，时钟树拓扑结构成为了常用的解决方案。时钟树能够实现多个部件、设备或系统的同步，但它也存在一些问题。在时钟树的每一级，都会引入延迟组件，这些延迟由固定部分和不确定部分组成。电压波动、温度变化以及器件工艺差异等外部因素，都会对延迟产生影响。这些不确定的延迟累积起来，可能会导致 ADC 和 DAC 在高频工作时出现不可接受的时序变化。而在高速系统中，严格的设置和保持时间要求使得这些不确定延迟难以在系统内部得到有效补偿。因此，设计人员需要通过巧妙的设计，尽可能地控制和减少这些不确定延迟的影响。同时，时钟树结构应具备足够的灵活性，以便根据系统的实际需求轻松调整分支数量。在 JESD204B 系统中，对本地多帧时钟（LMFC）进行精确对齐以实现确定性延迟是关键所在，而设计合理的时钟树结构能够为这一目标的实现提供有力支持。此外，确保 SYSREF 信号相对于器件时钟的建立和保持时间符合要求，也是设计过程中的重要环节。
以一个四电平时钟树为例，它采用一个主时钟生成部分（如 HMC7044）和三级扇出缓冲器（如 HMC7043）来为采样板提供多个同步时钟。HMC7044 具备抖动衰减功能，拥有 14 个输出端口，并且支持 JESD204B 同步协议；HMC7043 同样有 14 个输出端口，二者兼容性良好，编程功能相似，这使得系统在调整时钟分配层级和匹配器件时更加便捷。在这个时钟树系统中，HMC7044 的输出可以通过 SPI 命令进行相位对齐，或者通过使用 SYNC 脉冲进行更精确的相位对齐。该命令将重置 HMC7044 的通用 SYSREF 定时器，该定时器控制所有时钟的输出分频器。所有输出时钟分频器同时由 SYSREF 定时器的命令对齐。从 SYNC 命令到 SYSREF 定时器的延迟以及开启和关闭时间之间的延迟得到了很好的定义，这提供了输出之间确定性延迟的同步。此外，任何输出都可以编程以生成定义数量的脉冲，以用作系统中的 SYSREF 脉冲。时钟分配部分 HMC7043 还包括一个非常相似的 SYSREF 定时器结构。该器件利用射频同步信号进行对准。RFSYNC 脉冲将启动与 HMC7044 的 SYNC 信号相同的过程，所有输出将以高精度同步。同样，输出可以设置为脉冲模式，用作 SYSREF 脉冲。所提出的时钟树结构基本上使用 SYSREF 信号作为下一级 HMC7043 的 RFSYNC 信号，并在每级的输出端保持相位对齐。通过精心的架构设计，所有这些时序信号都是确定性的，提供严格的偏斜控制。此外，每个器件都包括一个模拟延迟结构，因此输出之间的任何偏斜差或任何线路长度不等式都可以在源头上得到补偿。
对于 RF 系统中使用的复杂数据转换器阵列，由于 ADC、DAC、FPGA、本振和混频器可以以不同的频率计时，因此可能需要不同的频率。HMC7044 和 HMC7043 均具有内置分频器，可生成多个频率。此外，HMC7044 具有双 PLL 结构和集成 VCO，无需额外元件即可生成高频时钟。常见通信系统的另一个复杂性是，大多数 RF 前端单元依赖于传输 / 接收模块的串行接口，这要求数据和时钟由数字处理器或 FPGA 嵌入 / 解嵌。此过程通常会产生不需要的参考时钟抖动，并要求大型 RF 时钟生成和分配器件（如 HMC7044）中包含抖动衰减能力。
经过测试，该四电平时钟树展现出了优异的性能。在偏斜方面，所有输出之间的总偏斜小于 16ps，黄色和青色线表示的脉冲 SYSREF 和连续时钟信号无需额外延迟调整即可同步，蓝线所示的来自 HMC7044 的连续 SYSREF 信号通过模拟延迟功能也能与四电平输出良好同步。在相位噪声性能上，总相位噪声在高达 2MHz 的偏移下保持稳定，HMC7044 和 HMC7043 具有相同的输出本底噪声（约–154dBc/Hz），所有四个器件的噪声均降至–148dBc/Hz，在 2457.6MHz 时 12kHz 至 20MHz 的积分噪声计算得出的抖动均方根为 52.7fs，这种性能在大多数实际系统中都是可接受的。若对抖动要求更为严格，还可将最后一级的 HMC7043 替换为 HMC7044 来衰减累积抖动。在功耗方面，HMC7044 和 HMC7043 的输出信号模式可通过软件独立控制，在低频下，LVDS 可实现低功耗运行，高频下，LVPECL 和 CML 则能提供最佳性能，设计人员可据此在功耗和驱动强度与频率之间进行权衡。
本文所讨论的内容适用于众多使用分布式大型数据转换器阵列的系统。在 5G 通信系统中，更高频率和带宽的调制方案需要增加数据转换路径数量，相控阵天线技术的应用也对时钟同步提出了更高要求。军事通信系统中的相控阵技术同样依赖大量精确同步的时钟。在测试和测量系统中，需要高采样率采集大量数据并同步处理，对同步时钟需求巨大。先进的医学成像系统也需要并行数据采集路径的同步操作。随着技术的不断发展，分布式采样时钟的功能和性能愈发关键，在高频测量等系统解决方案中，领先的时钟解决方案将发挥重要作用。
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