电源完整性是指电源波形的质量，它主要关注电源分配网络 (PDN) ，并综合考虑系统供电网络，以消除或减弱噪声对电源的影响。设计
电源完整性的目标是控制电源噪声在可接受的范围内，在芯片上提供清洁稳定的电压，并使其保持在很小的容差范围内（通常为5%以内）。此外，它还要实时响应负载对电流的快速变化，并为其他信号提供低阻抗的回流路径。
我们首先来看图1(a)中所示的电源供电系统的等效电路模型，它由理想电压源、RLC元件和负载组成。也可以将其更简化为理想电压源和内阻Z构成的供电回路。当负载需要动态电流时，等效阻抗Z会有一定的压降存在，其中包含了不同频率分量。
图2展示了板级应用中典型的电源模块（Voltage Regulator Module，VRM）实现形式。VRM通过印制电路板（Print Circuit Board，PCB）为焊接在上面的集成电路（Integrated Circuits，IC）提供电源。需要注意的是，电流回路的路径如何形成。首先，VRM的电源输出通过过孔连接到PCB上的电源平面，然后通过过孔到达封装的管脚，再通过封装到达芯片的电源Pad（封装形式决定了封装内部的电源路径形式）。接着，它通过芯片内部的电源网络到达器件端口，并通过几乎相似的地回路返回到VRM的地，从而形成一个完整的供电回路。
外部电源需要经过供电路径上的不同组件才能到达芯片内部，晶体管级端口得到的电压总是存在一定的偏差。对于高速电路和其他对电源要求严格的芯片来说，如纹波小于±5%或±3%的规格，这一挑战变得愈发重要。因此，电源设计面临着越来越大的挑战。
特别是在芯片内部，动态电源的准确测量是相当困难的。实际情况下，芯片内部的电源环境可能会非常恶劣。举个不太合适的例子，就像政府要发放每人100块钱的补贴，但经过多个层级的截留，最终到手的可能只剩下80块钱。中间经过的步骤越多，损耗就可能越大。
电源完整性（Power Integrity，PI）的通俗理解是为负载提供准确而完整的电源。它主要通过评估和优化整个供电网络的阻抗特性来满足芯片内部的供电需求，以确保芯片正常工作并发挥其性能。实际上，电源完整性是一个涉及系统工程的领域。
在图2中，我们将整个电源系统划分为四个部分：VRM、PCB板、封装和Die。实际上，我们主要关注板级、封装级和芯片级的处理。
对电源的要求主要体现在两个方面：IR drop和纹波。从直流（DC）和交流（AC）的角度来看。从频域的角度来看，我们需要在一定的频段内保持较低的阻抗。在电源完整性设计中，最基本和最常用的方法就是目标阻抗法。
在计算目标阻抗时，有经验参考可以选择瞬态负载电流的一半作为参考值。实际选择时需要综合考虑应用环境，合理调整图3中公式中的瞬态电流。
实际上，图2中所示的电源路径上的组件可以等效为图4中显示的包含电阻、电感和电容的串并联谐振等效PDN网络模型。而且，各个部分能够负责"保持低阻抗"的频率范围也不相同。
这是因为很难准确知道某个时刻负载电流的频率成分，所以无法实现精确的调整。采用"一刀切"的方式可能只是一种权宜之计。即在较宽的频率范围内，使得从Die端看向PDN网络的阻抗小于预定值Ztarget。
图5展示了一个焊接在PCB板上的FCBGA封装的例子。该封装中使用了多层PCB板，称为封装基板。在基板上还存在去耦电容。
在整个PDN网络中，电阻和电感主要分布在以下位置：PCB线路和过空、电容器的ESL和ESR、封装的键合线（bonding wire）、凸点（bump）和锡球（solder ball）等。
电容分布主要包括：分离电容器、电源平面间的寄生电容、芯片内部的分布电容等。
图7是PCB或基板上去耦电容连接到电源地平面的典型剖面图。图中的电流回路包括电源地平面、过空、线路和电容器等电感和电阻。电感和电阻的阻抗频率特性决定了它们对供电路径上的影响，因此需要尽可能减小它们的影响。例如通过改进优化电容的焊盘布局设计、控制电源和地平面的介质厚度等方式来将安装电感和扩散电感等保持在较小的范围内。
然而，优化电阻和电感通常会带来较高的成本或代价。相比之下，电容具有更大的操作空间。电容的阻抗频率特性与电感相反。因此，通过合理选择电容的类型、型号、容值和分布位置，并结合谐振电路的特点，可以实现更优化的电源系统设计。这就是为什么在图6中不同系统级别上会有不同的电容设计。
对于实际电容的模型，如图8所示。除了代表电容的符号C外，还有等效串联电阻（ESR）和等效串联电感（ESL），形成了串联谐振电路。谐振频率fres=1/（2π√（LC）），其中L和C分别是电容器的ESL值和电容值。在谐振频率处，阻抗最小为ESR电阻值，低于谐振频率fres时呈现出容性，高于谐振频率fres时呈现出感性。
需要注意的是，尽管ESR电阻不影响谐振频率，但它会影响品质因子Q，即谐振频率处的带宽。在电容的去耦应用中，通常希望电容器在较宽的频率范围内具有较低的阻抗，也就是品质因子Q不能太大。因此，在选择电容器时，需要重点考虑ESR电阻。
需要注意的是，像图7中所示的电容器典型安装方式，实际电容的谐振频率还需要考虑安装电感、电阻等因素。这可能会使得实际谐振频率略低于电容器数据手册上的标称值。
除了在板级和封装上增加去耦电容，Die内部也需要尽可能多地分布去耦电容，主要目的是降低高频阻抗。Die内部的电容主要由有源器件提供，例如专门设计的解耦电容和与器件工作状态相关的电容。另一部分可以被视为寄生电容，例如电源和地的网状结构寄生电容、MIM（金属-绝缘体-金属）电容、MOM（金属-氧化物-金属）电容等。
通常情况下，Die内部的电容会与bump、键合线和基板走线的寄生电感形成LC谐振。谐振频率通常位于中频范围，因此在中频时呈现出较高的阻抗。这也被称为封装壁垒（Package barrier），这也是为什么需要通过基板或PCB来降低中频阻抗的原因。
图9展示了通过不同补偿电容的组合来优化PDN阻抗在较宽频率范围内的阻抗图。
为什么越来越多的先进封装上会在空间有限的封装基板上放置许多电容，而不直接放在PCB上呢？这涉及到一个去耦半径的概念。
我们之前提到过传输线中电信号以接近光速的电磁波形式在介质中传播，实际传播速度主要取决于PCB材料的相对介电常数。图10展示了电磁波波长λ与频率之间的关系。
当我们需要在高频范围内保持较低的阻抗时，需要将去耦电容尽可能靠近负载器件。由于电磁波在介质中的传播速度有限，如果将电容放置得太远，就会造成信号传播的延迟，从而影响高频性能。因此，在封装基板上放置更多的电容可以更接近负载器件，并在更短的路径上进行快速补偿。这种方式可以有效降低电路中的阻抗，提高高频性能。
综上所述，尽管在空间有限的封装基板上挂载许多电容可能增加了制造和设计的复杂性，但它在优化高频性能方面具有重要作用，因为它可以更接近负载器件并降低阻抗。
是的，当芯片内部产生瞬态电流时，由于电容感知和响应需要一定的时间，因此电容距离太远（超过波长的1/4λ）时，去耦效果将会减弱甚至消失。因此，在实际应用中，我们希望尽量将去耦电容安装得更近一些，通常以比较小的波长分数（如1/40）作为参考。
举例来说，对于使用FR4材料的电路板，5 GHz频率对应的波长大约为3 cm。在这种情况下，高频去耦电容就需要安装得更接近芯片。特别是对于大型封装（如CPU、GPU和FPGA等），在基板上放置去耦电容是非常必要的。
对于目标阻抗的仿真验证，有多种EDA设计工具可以完成，例如Cadence的Sigrity、Keysight的ADS等。在实际的板级测试中，可以通过网络分析仪（Network Analyzer）进行阻抗分析，以频域的方式进行测量。而在时域上，可以使用示波器对板级和封装上的电源进行测量。
此外，在设计PCB、基板和Die时都需要考虑相关的电源测试问题。只有进行准确的测试，才能帮助我们分析和定位问题。例如，在基板设计中考虑一些关键电源的测试点，可以通过模拟测试通道对Die内的电源和地压降进行测试，如果可能的话，最好能够测试到高频分量。
电源完整性（PI）确实更关注电源分配网络（PDN）的路径和终端。它涉及从稳压模块（VRM）到终端的路径，通过单层直达或多层过孔连接，最终进入芯片或通过线缆供给使用设备。与信号路径不同，一个电源路径可以在一个节点上分为多个路径，或者说转换成多个电源，最终供给多个元器件，这是一对多的关系。而信号路径则只能是一对一的。
需要强调的是，电源问题可能轻微也可能严重，与芯片的工作速度密切相关。作为芯片验证的重要条件之一（PVT），电源完整性往往在评估其对性能影响时很难准确进行评估。对电源完整性对芯片性能影响认识不足可能会误导设计和测试人员对测试问题的判断。因此，做好准备，增加对电源完整性的了解总是没错的选择。
对于设计和测试人员来说，了解电源完整性的知识并提前预防潜在问题非常重要。这样可以避免意外情况的发生，并为芯片的正常运行和性能提供保证。
关键词：电源管理
